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集成有10位ADC的增强型视频解码器ADV7183及其应用
摘要：ADV7183是美国模拟器件公司（ADI）推出的集成了10位ADC的增强型视频解码器。它内含两个10-bit精确模数转换器(ADCs)和完整的自动增益控制(AGC)电路，可广泛用于放映机、数字电视、DVD录像机和游戏机等许多系统中。文中详细介绍了它的结构特点、引脚功能和工作原理，给出了它的典型应用电路。关键词：视频解码器；行锁定系统时钟(LLC)；模数转换器(ADC)；ADV7183
１概述
ＡＤＶ７１８３是一种综合视频解码器。它能够自动将一种兼容国际标准ＮＴＳＣ或ＰＡＬ的模拟视频基带信号转换成另一种兼容１６位／８位ＣＣＩＲ６０１／ＣＣＩＲ６５６的ＹＣｒＣｂ型４:２:２或４:１:１视频数据。其灵活的数字式输出接口能够在基于缓存器结构和行锁时钟的系统中完成视频解码和转换功能，这使得ＡＤＶ７１８３可以广泛应用于放映机、数字电视、ＤＶＤ录像机和游戏机等许多系统。ＡＤＶ７１８３的主要特点如下：
●内部带有行锁定系统时钟（ＬＬＣ）和自适应数字线长跟踪（ＡＤＬＬＴ）电路，可以提供双重视频锁定功能；
●具有三行色度梳状滤波器；
●具有实时时钟和信息输出功能；
●具有完整的ＡＧＣ和箝位控制功能，可对色度、亮度、饱和度和对比度进行编程视频调节；
●有６个模拟视频输入信道；
●可设置为二线连续双向端口模式，并与Ｉ２Ｃ兼容?
●可自动进行ＮＴＳＣ或ＰＡＬ检测；
●带有不同模式的视频输入和１６－ｂｉｔ宽度总线数字输出；
●输入峰峰值为０．５Ｖ～２Ｖ。
图1
２引脚功能
ＡＤＶ７１８３的引脚排列如图１（顶视图）所示。它采用８０－ＬＱＦＰ封装。各引脚定义如下：
（ＶＳ／ＶＡＣＴＩＶＥ）１脚：双重功能复用管脚,当(ＯＭ＿ＳＥＬ[１:０]＝０,０)时?该脚输出对应于ＹＵＶ像素数据的垂直同步信号ＶＳ;而当(ＯＭ＿ＳＥＬ[１:０]＝１,０ｏｒ０,１)时，ＶＡＣＴＩＶＥ是一个在视频场有效期间内的有效信号。
（ＨＳ／ＨＡＣＴＩＶＥ）２脚：双重功能管脚（当（ＯＭ＿ＳＥＬ[１：０]＝０，０）时，输出为一个可编程的行同步信号ＨＳ；而当（ＯＭ＿ＳＥＬ[１：０]＝１，０ｏｒ０，１），ＨＡＣＴＩＶＥ是一个在视频行有效期间的有效信号。
（ＤＶＳＳＩＯ）３，１４脚：数字输入／输出接地端。
（ＤＶＤＤＩＯ）４，１５脚：数字输入／输出电源端?３．３Ｖ?。
（Ｐ１５～Ｐ０）５～８，１９～２４，３２，３３，７３～７６脚：视频像素输出口，其中包括８ｂｉｔ亮度信号Ｙ（Ｐ１５～Ｐ８）和８ｂｉｔ色差信号Ｃｂ和Ｃｒ（Ｐ７～Ｐ０）。
（ＤＶＳＳ１～３）９，３１，７１脚：数字电源地。
（ＤＶＤＤ１～３）１０，３０，７２脚：数字电源引脚（３.３Ｖ）。
（ＡＦＦ）１１脚：几乎全满标志。当ＦＩＦＯ达到用户设定的几乎全满的边缘时,该脚为ＦＩＦＯ控制信号指示标记。
（ＣＬＫＩＮ）１６脚：异步ＦＩＦＯ时钟。
（ＬＬＣＲＥＦ）２５脚：时钟参考输出。
（ＧＰＯ[３:０]）１７,１８,３４,３５脚：由Ｉ２Ｃ控制的通用目的输出。
（ＬＬＣ２）２６脚：行锁定系统时钟输出的二分频(１３．５ＭＨｚ)。
图2
（ＬＬＣ１／ＰＣＬＫ）２７脚：双重功能复用管脚?行锁定系统时钟输出或２０～３５ＭＨｚ的ＦＩＦＯ输出时钟。
（ＸＴＡＬ１）２８脚：晶体振荡器的第二管脚，如果使用了外部时钟源，则该管脚可以不连。
（ＸＴＡＬ）２９脚：２７ＭＨｚ晶体振荡器输入管脚或连接外部晶体振荡器的输入(与ＣＭＯＳ电平兼容)。
(ＰＷＲＤＮ)３６脚：低功率使能。
(ＥＬＰＦ)３７脚：该管脚主要用于ＬＬＣ锁相环所必需的外部环路滤波器。
(ＰＶＤＤ)３８脚：电源。
(ＰＶＳＳ)３９脚：地。
(ＡＶＳＳ)４０,４７,５３,５６,６３脚：模拟电源地。
(ＡＶＳＳ１～６)４１,４３,４５,５７,５９,６１脚：模拟输入信道。如果选择了单终端模式，则接地?当选择了不同的模式，则直接与ＲＥＦＯＵＴ相连。
（ＡＶＤＤ）５０脚：模拟电源引脚(５Ｖ)。
（ＣＡＰＹ１－２）４８,４９脚：ＡＤＣ电容网络。
（ＳＤＡＴＡ）６７脚：ＭＰＵ口串行数据输入／输出。
（ＲＥＦＯＵＴ）５１脚：内部参考电压输出。
（ＣＭＬ）５２脚：ＡＤＣ公共模式。
（ＳＣＬＫ）６８脚：ＭＰＵ口串行时钟输入接口。
（ＣＡＰＣ１～２）５４,５５脚：ＡＤＣ电容网络。
（ＡＬＳＢ）６６脚：ＴＴＬ地址输入。
（ＩＳＯ）６５脚：输入超出开关。
（ＡＩＮ１～６）４２,４４,４６,５８,６０,６２脚：模拟视频输入信道。
（ＶＲＥＦ／ＶＲＥＳＥＴ）６９脚：ＶＲＥＦ标志着下一场的开始;ＶＲＥＳＥＴ标志着新场的开始。
（ＨＲＥＦ／ＨＲＥＳＥＴ）７０脚：ＨＲＥＦ标志着新视频行的开始;ＨＲＥＳＥＴ标志着新行的开始。
（ＲＤ）７７脚：异步ＦＩＦＯ读使能信号。
（ＲＥＳＥＴ）６４脚：系统输入重新设置。
（ＤＶ）７８脚：数据有效输出信号。
（ＯＥ）７９脚：输出使能控制端口。
（ＦＩＥＬＤ）８０脚：奇／偶场输出信号。
３工作原理
ＡＤＶ７１８３内部原理及功能框图如图２所示，下面介绍其工作原理。
３．１模拟信号输入
ＡＤＶ７１８３有６个模拟视频输入信道，这６个信道用不同的配置可以支持６个ＣＶＢＳ输入信号、３个Ｓ－ｖｉｄｅｏ输入信号和２个ＹＣｒＣｂ构成的模拟视频输入信号。通过ＩＮＳＥＬ可控制输入的类型和信道的选择。模拟信号输入前端包括三个用于直流恢复的箝位电路。ＡＤＣ前有三个取样保持放大器，可在ＹＣｒＣｂ输入模式时保证取样值同时到达三个信道。两个１０－ｂｉｔＡＤＣｓ用来取样。为了尽可能高质量的捕获视频信号，整个模拟信号输入前端存在着很大的差异。
３．２同步像素输出接口
ＡＤＶ７１８３支持三种输出接口模式：兼容ＬＬＣ的同步像素接口、ＣＡＰＩ接口和ＳＣＡＰＩ接口。设定为同步像素接口模式时，像素和控制数据的输出与ＬＬＣ１(８－ｂｉｔ模式)或ＬＬＣ２(１６－ｂｉｔ模式)同步。这种模式时的场消隐、行消隐和列消隐的控制和定时信息编码与控制码相同。设定为ＣＡＰＩ接口或ＳＣＡＰＩ接口模式时，只有激活的像素数据输出才与异步先进先出时钟(ＣＬＫＩ)同步。像素一般通过一个５１２像素深、２０比特宽的ＦＩＦＯ容器输出，ＨＡＣＴＩＶＥ和ＶＡＣＴＩＶＥ输出一般要使用相互独立的引脚。ＣＡＰＩ接口和ＳＣＡＰＩ的接口模式数据一直是１６－ｂｉｔ，所以，当输出接口需要８－ｂｉｔ或１０－ｂｉｔ时，一般不能采用这种接口模式。ＡＤＶ７１８３的默认模式为兼容ＬＬＣ的８－ｂｉｔＣＣＩＲ６５６４:２:２。
图4
３．３控制和像素接口ＦＩＦＯ模式
图３所示是ＡＤＶ７１８３的控制和像素ＦＩＦＯ接口模式时序，当ＡＤＶ７１８３工作在此模式时，产生的像素数据将在５１２像素深的ＦＩＦＯ容器中缓存。只有激活的视频像素和控制码才被写入ＦＩＦＯ，其余的则全部丢弃。这种模式时，ＣＬＫＩＮ必须比移入ＦＩＦＯ的有效数据率要快，否则ＦＩＦＯ就会溢出。当ＡＤＶ７１８３工作在ＳＣＡＰＩ接口模式时，可利用ＤＶ(ｄａｔａｖａｌｉｄ)到ＲＤ(ｒｅａｄｅｎａｂｌｅ)的反馈系统来保证ＦＩＦＯ不溢出。而当ＦＩＦＯ达到ＡＦＦ(ａｌｍｏｓｔｆｕｌｌｆｌａｇ)时，ＤＶ马上升高并一直保持ＦＩＦＯ为ＡＥＦ(ａｌｍｏｓｔｅｍｐｔｙｆｌａｇ)。使用此模式时，输出像素的数据情况可由ＤＶ和ＱＣＬＫ指示器来决定。
４典型应用
图４是ＡＤＶ７１８３的一个典型应用电路。其中电路的供电电压ＶＡＡ应选为７Ｖ，ＶＤＤ应选为４Ｖ，数字输入引脚电压应为ＧＮＤ－０．５Ｖ到ＶＡＡ＋０．５Ｖ，模拟输出电压应为ＧＮＤ－０．５Ｖ到ＶＡＡ。该电路可工作在０～７０℃的温度范围内。另外还需注意:ＡＤＶ７１８３是ＥＳＤ(ｅｌｅｃｔｒｏｓｔａｔｉｃｄｉｓｃｈａｒｇｅ)?敏感设备。尽管ＡＤＶ７１８３本身带有ＥＳＤ保护电路，但受到高强度静电放电的持续损害时，ＡＤＶ７１８３会造成性能衰退和功能下降，因此?有必要采取适当的ＥＳＤ防护措施。
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